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module 模块是否可以不用clk 触发？

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楼主
fengfei19901026|  楼主 | 2013-12-9 14:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
module, 触发, AC, ck, TI
最近在写一个产生伪随机数的verilog程序。想问module(backoff_flag,backoff_time)这样是否可以？backoff_flag是需要产生随机数的指示信号，backoff_time是最后产生的随机数的输出，没有用clk触发。因为不太会用function函数，所以想这样写，求教各路大神这样是否可以？

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沙发
41402169| | 2013-12-9 17:50 | 只看该作者
没有时钟 那么你随机序列的时序是什么样的呢？

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板凳
fengfei19901026|  楼主 | 2013-12-10 13:59 | 只看该作者
41402169 发表于 2013-12-9 17:50
没有时钟 那么你随机序列的时序是什么样的呢？

我不需要它一直产生，要是clk触发的话它就一直产生，我想back0ff_flag为1的时候，产生一个随机数，然后为0的时候就不用产生了，这样可以吗？还有你知道function中得用阻塞赋值还是非阻塞赋值？

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地板
guugel| | 2013-12-10 22:03 | 只看该作者
模块好像都要时钟驱动吧，最好写成同步时序逻辑，这样的电路不容易出错，时序性能也比组合逻辑好

lz只需要在模块内部设置一个标志reg不就行了，用时钟检测输入flag的上升沿，reg=1，使能本模块产生随机数；时钟检测到flag的下降沿就不使能reg=0，也就不产生随机数了。

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5楼
520810| | 2013-12-10 22:45 | 只看该作者
可以通过中间增加变量的方法控制产生随机数的时间，定时产生，这样可以不随时钟信号产生

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