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[FPGA]

关于spartan6输入数据在在IOB输入寄存器同步的问题

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sha527|  楼主 | 2013-12-17 10:50 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
jasondwd| | 2013-12-17 11:42 | 只看该作者
clk2X的时钟是多少M?同步后数据出错是每次同步都错还是偶尔一次出错?

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板凳
sha527|  楼主 | 2013-12-17 11:46 | 只看该作者
jasondwd 发表于 2013-12-17 11:42
clk2X的时钟是多少M?同步后数据出错是每次同步都错还是偶尔一次出错?

clk=74.25m,clk2X=148.5m,绝大部分数据都是错误的

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地板
jasondwd| | 2013-12-17 11:50 | 只看该作者
16bit数据的对应的clk是多少?贴上代码看看

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5
sha527|  楼主 | 2013-12-17 12:41 | 只看该作者
输入的数据带同步时钟,频率74.25,用dcm得到2倍频i_gv7601_clk_2X1,2倍频频率148.5m。
reg[15:0] gv7601_data1;
always@(negedge i_gv7601_clk_2X1)
begin
    gv7601_data1 <= i_gv7601_data1;
end

//--------------------------------------
// GV7601 Data Output
//--------------------------------------
always@(posedge i_gv7601_clk_2X1,negedge i_gv7601_rstn1)
begin
        if(~i_gv7601_rstn1)
                o_BT1120_data1 <= 0;
        else
                o_BT1120_data1 <= gv7601_data1;
end

o_BT1120_data1 输出给后面的模块使用

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6
hechnology| | 2013-12-17 15:57 | 只看该作者
本帖最后由 hechnology 于 2013-12-17 15:58 编辑

dcm的output clk_2x相位同步了么,同步的话至少每隔一次是对的

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7
sha527|  楼主 | 2013-12-17 17:44 | 只看该作者
clk和clk2X是相位同步的,就像6楼说的,数据是每隔一个周期是对的。

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