请教Kintex7上DDR2接口和Spartan6实现的区别

只看该作者 · 2013-12-19 10:23

之前在s6上实现了ddr2接口，现在需要在K7上实现
使用 mig v1.9 ISE14.6
为什么选了vhdl，生成的工程只有顶层是vhdl的，下面的模块都是verilog,而且用modelsim仿真example design脚本时又报错.
现在生成工程里为什么要选两个时钟，一个系统一个参考，记得s6里只有一个输入时钟剩下的都是工程里的pll_adv做出来的？

只看该作者 · 2013-12-19 15:07

k7的mig无法生成vhdl的工程吗？

只看该作者 · 2013-12-20 09:58

就是无法生成vhdl的工程，只有顶层是vhdl的。为什么仿真example-design时报错，没有对生成的工程做任何修改，报错user-design下面的这个arb-row-col.v文件的252行在alway和begin附近有语法错误，这是mig生成的文件怎么会有错误，有谁遇到过吗？？

只看该作者 · 2013-12-20 10:01

我modelsim6.5的，用mig生成的脚本仿真的，不支持mig v1.9吗？？

请教Kintex7上DDR2接口和Spartan6实现的区别

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