FPGA时钟双沿采数

发表于 2014-1-1 07:52

利用时钟上升沿采数，然后利用该时钟下降沿将采到的数据送出，听别人说过不要利用同一时钟双沿处理数据，这么做有何害处？有什么办法解决双沿采数？请教！！

发表于 2014-1-1 13:37

楼主是要做SPI？
这个没问题，时钟频率低点就OK

发表于 2014-1-2 15:46

还不如把时钟提上去然后单采

发表于 2014-1-2 19:05

倍频

发表于 2014-1-2 22:32

学习了！！

发表于 2014-1-3 09:46

取反该时钟，然后用这个反时钟的上升沿就可以了~~~~~~~~~~~~~~

发表于 2014-1-3 10:25

利用PLL倍频或者相移180度

发表于 2014-4-2 22:42

我用一个时钟处理，没出什么问题，就是两个时钟切换的时候麻烦些，别的还好！

发表于 2014-4-21 10:46

用两个process