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FPGA时钟双沿采数

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楼主
wolfskin|  楼主 | 2014-1-1 07:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, PGA, 时钟
利用时钟上升沿采数，然后利用该时钟下降沿将采到的数据送出，听别人说过不要利用同一时钟双沿处理数据，这么做有何害处？有什么办法解决双沿采数？请教！！

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沙发
蓝色风暴@FPGA| | 2014-1-1 13:37 | 只看该作者
楼主是要做SPI？
这个没问题，时钟频率低点就OK

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板凳
chenkui456| | 2014-1-2 15:46 | 只看该作者
还不如把时钟提上去然后单采

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地板
lwq030736| | 2014-1-2 19:05 | 只看该作者
倍频

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5楼
wolfskin|  楼主 | 2014-1-2 22:32 | 只看该作者
学习了！！

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6楼
fanfanjwj| | 2014-1-3 09:46 | 只看该作者
取反该时钟，然后用这个反时钟的上升沿就可以了~~~~~~~~~~~~~~

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7楼
aikimi7| | 2014-1-3 10:25 | 只看该作者
利用PLL倍频或者相移180度

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8楼
loushaofeng| | 2014-4-2 22:42 | 只看该作者
我用一个时钟处理，没出什么问题，就是两个时钟切换的时候麻烦些，别的还好！

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9楼
Azelus| | 2014-4-21 10:46 | 只看该作者
用两个process

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