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[FPGA] [求助] 如何设计dcm产生sdram时钟

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 楼主| 502593045 发表于 2014-1-2 17:10 | 显示全部楼层 |阅读模式
DCM, 时钟, SDRAM, 引脚, 软件
大家好，
       请教个问题。
       软件是ISE 13.1 。硬件是spartan 3a 和三星64Msdram。板子的fpga的两个引脚D8、D9短接了，引出来通过一个电阻连接到sdram的时钟引脚。
       问题是这样的，我在跑100MHz读写sdram的时候，经常出现sdram工作失常的现象。我怀疑是sdram相移引起的。请问该如何调整呢？
      非常感谢！
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