发新帖我要提问
返回列表
打印
[CPLD]

端口链接保持性问题

[复制链接]
932|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
txtone|  楼主 | 2014-1-4 10:50 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
端口, CPLD, PLD
要在CPLD内部实现端口指向性链接，希望A为1是B<=C（IO口C链接IO口B），A为0时B<=D，但是因为A可能是个短脉冲输入，当A为1脉冲结束后，A应该是高阻状态，此时希望他保持A=1的时候指向性链接，A为0时再变化。同理由0变1中间的高阻状态也希望他保持在0的时候的端口指向性链接，在程序上应该如何实现？（我用的是VHDL）

使用特权

评论回复 赏

相关帖子
沙发
gaochy1126| | 2014-1-4 21:51 | 只看该作者
case语句的

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

txtone

3

主题

18

帖子

1

粉丝