程序之间的相互影响

发表于 2014-1-4 12:15

xilinx verilog：
我之前编写了一段解码的程序，在板上实测可以工作。现在我对程序的后半部分做了一些修改，导致输出出现了错误，用CHIPSCOPE观察发现前半部分未修改的输出也是不正确的。为什么会有这种相互影响呢，如果后边错误的话会影响前边的程序么？时钟上原来是统一的一个，现在后半部分的修改进行了分频，在UCF中未做过时序上的约束，可能是时钟产生的问题么。。。

发表于 2014-1-5 18:49

时钟怎么分频的，计数器分频吗

发表于 2014-1-5 22:18

haitaox 发表于 2014-1-5 18:49
时钟怎么分频的，计数器分频吗

就是一个二分频，我就是直接在clk的上升沿让另一个信号一直翻转，但是没有设初值，不知道有没有影响

发表于 2014-1-6 12:15

最好用dcm或者pll分频，用计数器分频的方法是不规范的
如果没有dcm或者pll，可以用计数器分频的慢速信号作为时钟使能

发表于 2014-1-6 13:17

haitaox 发表于 2014-1-6 12:15
最好用dcm或者pll分频，用计数器分频的方法是不规范的
如果没有dcm或者pll，可以用计数器分频的慢速信号作 ...

我也想过用DCM，但我的时钟频率只有50M,可以输入，但分完频是25M的话就不可以输出了，不在DCM的输出范围里了

发表于 2014-1-6 15:45

那么就推荐你用分频使能的方法，所有模块都是用50MHz的时钟，分频后的25MHz信号作为使能
ps，如果你用到了复位信号，那么请把复位信号同步到该时钟域中，无论你用的是同步复位还是异步复位

发表于 2014-1-6 15:51

haitaox 发表于 2014-1-6 15:45
那么就推荐你用分频使能的方法，所有模块都是用50MHz的时钟，分频后的25MHz信号作为使能
ps，如果你用到了 ...

好的，我修改一下，万分感谢:)

发表于 2014-1-6 16:25

你说的问题可能是异步时序引起的，推荐你订阅一下 xilinx的工程师 ken chapman的**，他有很多地方讲了异步时序需要注意的问题。我一直关注xilinx的官方论坛，受益匪浅。

发表于 2014-1-6 20:40

haitaox 发表于 2014-1-6 16:25
你说的问题可能是异步时序引起的，推荐你订阅一下 xilinx的工程师 ken chapman的**，他有很多地方讲了异 ...

嗯，谢谢啦，我多关注一下

程序之间的相互影响

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