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[FPGA] xilinx 的FPGA cclk管脚分配问题

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 楼主| cacjj 发表于 2014-1-8 09:48 | 显示全部楼层 |阅读模式
FPGA, 管脚分配, XILINX, 时钟, Planning
看到xilinx 的FPGA cclk管脚默认是作为下载时钟输入使用，想将其作为系统时钟输入脚使用，但是ISE中 I/O Pin Planning中无法设置，不知大家有什么方法可以定义。
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yizi0000 发表于 2014-1-13 21:51 | 显示全部楼层
CCLK是专用于配置过程中作为时钟的引脚，根据配置模式自动配置为输入或输出，不是通用的I/O。
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