发新帖我要提问
返回列表
打印
[FPGA]

xilinx 的FPGA cclk管脚分配问题

[复制链接]
2872|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
cacjj|  楼主 | 2014-1-8 09:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 管脚分配, XILINX, 时钟, Planning
看到xilinx 的FPGA cclk管脚默认是作为下载时钟输入使用，想将其作为系统时钟输入脚使用，但是ISE中 I/O Pin Planning中无法设置，不知大家有什么方法可以定义。

使用特权

评论回复 赏

相关下载

相关帖子
沙发
yizi0000| | 2014-1-13 21:51 | 只看该作者
CCLK是专用于配置过程中作为时钟的引脚，根据配置模式自动配置为输入或输出，不是通用的I/O。

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

cacjj

87

主题

91

帖子

0

粉丝