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fpga ddr2 初始化异常

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chengjun1234|  楼主 | 2014-1-20 22:39 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DDR, FPGA, 时序, ip核, mt
我的板子上DDR2本来开始 是可以 初始化的，后面突然不能初始化了 ，检查文件 发现  有多处时序未达到要求  ，  主要是  dqs 的    是不是 这个引起 不能初始化了呢   我是用两片  MT47H128M16  组成32bit  的 颗粒    片子 是 v5  95t  后面 发现 用 ip核心自己带的ucf  可以通过  没有时序错误   但用我的ucf  就不能通过时序不满足  这是什么原因呢

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沙发
zhaojingzb| | 2014-1-21 09:51 | 只看该作者
DDR初始化只与时钟和复位信号相关。你可以先重点排查这块，应该和输出的时序不过关系不大

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板凳
andous| | 2014-1-21 15:28 | 只看该作者
这个和芯片有关系，你的分配应该不是tiles，管脚可不是认识分配的

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