发新帖我要提问
返回列表
打印

fpga ddr2 初始化异常

[复制链接]
1555|3
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
chengjun1234|  楼主 | 2014-1-20 22:39 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DDR, FPGA, 时序, ip核, mt
我的板子上DDR2本来开始 是可以 初始化的，后面突然不能初始化了 ，检查文件 发现  有多处时序未达到要求  ，  主要是  dqs 的    是不是 这个引起 不能初始化了呢   我是用两片  MT47H128M16  组成32bit  的 颗粒    片子 是 v5  95t  后面 发现 用 ip核心自己带的ucf  可以通过  没有时序错误   但用我的ucf  就不能通过时序不满足  这是什么原因呢

使用特权

评论回复 赏

相关帖子
沙发
zhaojingzb| | 2014-1-21 09:51 | 只看该作者
DDR初始化只与时钟和复位信号相关。你可以先重点排查这块，应该和输出的时序不过关系不大

使用特权

评论回复 赏
板凳
andous| | 2014-1-21 15:28 | 只看该作者
这个和芯片有关系，你的分配应该不是tiles，管脚可不是认识分配的

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

chengjun1234

1

主题

2

帖子

0

粉丝