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spartan6的mcb使用

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wolfskin|  楼主 | 2014-1-22 15:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
spartan6, DDR, FIFO, 总线, 数据总线
外部ddr2的数据总线是16位，请问mcb中的读、写fifo端口采用多少位？

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沙发
andous| | 2014-1-22 16:51 | 只看该作者
没有关系，一般128,64,32可选

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板凳
wolfskin|  楼主 | 2014-1-22 17:27 | 只看该作者
多谢

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地板
wolfskin|  楼主 | 2014-1-22 20:11 | 只看该作者
再请教一个问题，DDR2 SDRAM正常读写操作之前，需要先初始化（配置EMR2、EMR1、EMR等），通过MCB控制DDR2 SDRAM时，是否也要用户通过编写程序进行初始化？还是MCB自己就能初始化，请教各位！！！！

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5楼
wolfskin|  楼主 | 2014-1-24 10:55 | 只看该作者
有人在用spartan6的mcb控制ddr2 sdram吗？加我微信mujw   或者QQ1264579433，一起讨论一下

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6楼
ococ| | 2014-1-24 12:43 | 只看该作者
wolfskin 发表于 2014-1-22 20:11
再请教一个问题，DDR2 SDRAM正常读写操作之前，需要先初始化（配置EMR2、EMR1、EMR等），通过MCB控制DDR2 S ...

用户不用关心初始化，初始化操作是由MCB完成的，初始化完成后有一个初始化完成信号输出给用户。

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7楼
wolfskin|  楼主 | 2014-1-24 16:24 | 只看该作者
多谢您的回复！看了一下资料，初始化完成后，calib_done应该为高电平。但在实际测试时，该信号一直为低，fpga输入单端50MHz时钟，PLL_ADV中的CLKOUT0、1、2、3输出时钟分别是100MHz、100MHz、50MHz(用户使用)、100MHz(calibration使用)，感觉PLL_ADV没有错，查了好久，不知道哪里出问题？请教各位！！

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8楼
GoldSunMonkey| | 2014-1-29 00:01 | 只看该作者
wolfskin 发表于 2014-1-24 16:24
多谢您的回复！看了一下资料，初始化完成后，calib_done应该为高电平。但在实际测试时，该信号一直为低，fp ...

可以用XILINX提供的example design 仿真然后对比找出错误

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9楼
wolfskin|  楼主 | 2014-1-29 10:26 | 只看该作者
GoldSunMonkey 发表于 2014-1-29 00:01
可以用XILINX提供的example design 仿真然后对比找出错误

多谢猴哥的建议！试试！！

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