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时钟与数据在FPGA中的同步设计

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eaglewgliu2|  楼主 | 2014-2-10 09:13 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, 时钟, 信号, AC, 矩阵
本帖最后由 eaglewgliu2 于 2014-2-10 09:20 编辑

1.      项目背景
使用FPGA实现一个14X14的信号切换矩阵，有输入14组、输出14组共28组信号，每组信号为一组BT1120视频信号（包括数据与时钟，其中数据位宽16位，时钟1位，最高工作频率148.5MHZ）。如下图所示：
视频矩阵FPGA数据与时钟同步问题.pdf (141.91 KB)


2.      遇到的问题
时钟相对于数据的延时，也就是信号的建立与保持时间在经过FPGA后出现偏移。
造成后端的DA不能正确的采集到数据。

   请问牛人：对于这种问题，怎样确保时钟与数据，及16位数据间是同步延时的，避免到DA采集的数据为错误的。

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沙发
ococ| | 2014-2-10 09:28 | 只看该作者
每一路BT1120数据进入FPGA时用自己的时钟打一拍，输出时也打一拍。中间的切换过程也用时钟进行同步切换。

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板凳
wlt168| | 2014-2-10 10:27 | 只看该作者
仔细阅读PAR之后的TIMING REPORT。如果是布线引起的话，可以试试IO上的REG。

直觉告诉我：LZ的错误可能在于没有弄清楚DA的输入时序。

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地板
eaglewgliu2|  楼主 | 2014-2-10 13:05 | 只看该作者
谢谢大家建言，目前的情况是有些端口图像能出来，有些端口图像出不来。但低分辨率表现得相对好些。如在720P60时只是图像上有画点，说明数据有些没有锁住；在1080P60时表现得就出不来。

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5楼
ococ| | 2014-2-10 13:36 | 只看该作者
时钟约束加了吗？

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6楼
aukey| | 2014-2-10 14:17 | 只看该作者
时序约束该怎么加呢。。。

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7楼
Backkom80| | 2014-2-11 09:46 | 只看该作者
148.5M了，需加一些时钟约束的，
如何约束查资料

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