我用LC5512MV-75Q208芯片用VHDL设计好逻辑之后想要生成JED文件时遇到了奇怪的事情:在constraint editor里所有的输入引脚都不见了....看了warning才知道些所有输入脚都被自动移除掉了,下面是warning: Warning 13707: Unused pin 'clk' removed. Warning 13707: Unused pin 'datain' removed. 可是clk和datain两个输入明明在程序中用到的呀,请知道怎么解决的朋友帮一下。。。
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