verilog 今日心得

发表于 2014-2-16 18:17

给自己提醒下：每个模块描述的是硬件电路。以硬件电路的思路去思考每个always、assign模块。
加入时钟计数器、寄存器可以使硬件电路实现时序性问题，这样就能转变为C语言的常用思维模式

发表于 2014-2-17 18:43

既然学了verilog,就最好就不要用C语言的思维模式了，这样的话，你很容易弄混乱的。verilog就是为描述硬件而开发的。

发表于 2014-2-17 21:33

尽量不要使用C语言的思维。

发表于 2014-2-17 22:46

写了个模拟串口程序，硬件思维不可少，还要实现时序问题，固得此心得。纯属锻炼verilog实现时序性逻辑电路了。求分享经验。

发表于 2014-2-18 21:00

TataJen 发表于 2014-2-17 22:46
写了个模拟串口程序，硬件思维不可少，还要实现时序问题，固得此心得。纯属锻炼verilog实现时序性逻辑电路 ...

这个没有诀窍，熟能生巧

发表于 2014-2-19 13:14

最近在做图像处理...先用C验证了算法的正确性后移植到FPGA上...经验是C思想会出好多问题的...得用硬件思想解决...

发表于 2014-2-19 16:06

这贴很搞笑

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