玩rapidio的大神进来看看，求指教

只看该作者 · 2014-2-17 22:45

本帖最后由 mzm413376788 于 2014-2-18 14:08 编辑

我用的是ise里给的例程，在span6的150t上跑。上电后，DCM_LOCKED 和PLL_LOCKED都是有效的，但是port_initial，lnk_trdy_n，lnk_rrdy_n信号都无效。大神们给看看，是出什么问题了。

1万 · 2014-2-18 20:59

不能锁定的原因很多，你这说的不明不白的

只看该作者 · 2014-2-25 14:29

GoldSunMonkey 发表于 2014-2-18 20:59
不能锁定的原因很多，你这说的不明不白的

猴哥这个解决了，我用2.5G/s的时钟模块去跑1.25G/S的核了。

只看该作者 · 2014-2-25 14:32

不过现在跟dsp的rapidio交互的时候，发现只要我这一复位，就和dsp连不通了，lnk_porterr_n就有效了，不知道为什么。要是不复位的话就跑的挺好的。

只看该作者 · 2015-9-16 18:23

mzm413376788 发表于 2014-2-25 14:29
猴哥这个解决了，我用2.5G/s的时钟模块去跑1.25G/S的核了。

兄弟，怎么解决的？我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件

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