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CPLD如何实现频率相加

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楼主
qiang6091|  楼主 | 2014-2-18 12:00 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
CPLD, 信号, hz, 时钟, 倍频
        最近再测试手上一个比较成熟的主板，CPLD的输入信号为60M/8192=7.324kHZ，CPLD的时钟为60MHZ，测试输出端竟然为7.5M+7.324k=7.507324MHZ 的频率。
       在CPLD中将主时钟8分频后与这个输入信号频率相加后输出。或是将输入信号做8193倍频后输出。我查了好多相关资料，如数字锁相环，数字倍频等均不能实现这一的输出，请大家帮忙分析一下，谢谢！

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沙发
qiang6091|  楼主 | 2014-2-18 13:59 | 只看该作者
这个问题看来是没有答案了。

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板凳
qiang6091|  楼主 | 2014-2-18 17:19 | 只看该作者
我这里有两篇论文可以帮助大家分析。
论文写的很详细，可以实现对低频信号的高精度锁相。

全数字锁相环的设计及分析.pdf

824.74 KB

基于_CPLD_的低频信号全数字锁相环设计.pdf

129.31 KB

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地板
GoldSunMonkey| | 2014-2-18 21:02 | 只看该作者
qiang6091 发表于 2014-2-18 17:19
我这里有两篇论文可以帮助大家分析。
论文写的很详细，可以实现对低频信号的高精度锁相。 ...

感谢您的分享啊

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5楼
lllaaa| | 2014-2-19 18:31 | 只看该作者
cpld做1bit dds用了吧

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6楼
gongshi| | 2014-2-19 19:46 | 只看该作者

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7楼
qiang6091|  楼主 | 2014-2-20 10:25 | 只看该作者
lllaaa 发表于 2014-2-19 18:31
cpld做1bit dds用了吧

没用DDS。是需要外加DDS芯片吗？
怎么做？能详细点吗？我对逻辑电路不是很精通。

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8楼
lllaaa| | 2014-2-21 21:55 | 只看该作者
qiang6091 发表于 2014-2-20 10:25
没用DDS。是需要外加DDS芯片吗？
怎么做？能详细点吗？我对逻辑电路不是很精通。 ...

https://bbs.21ic.com/icview-682002-1-1.html 这个帖子里面 rxc_generator.v 看懂了就了解了

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9楼
qiang6091|  楼主 | 2014-2-22 19:57 | 只看该作者
lllaaa 发表于 2014-2-21 21:55
https://bbs.21ic.com/icview-682002-1-1.html 这个帖子里面 rxc_generator.v 看懂了就了解了 ...

这个好像和我的问题关系不太大吧。不过还是谢谢！

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10楼
lllaaa| | 2014-2-24 08:46 | 只看该作者
qiang6091 发表于 2014-2-22 19:57
这个好像和我的问题关系不太大吧。不过还是谢谢！

你认为是频率相加得到的。我觉得就是通过60M直接dds分频得到的。所以让你看那个串口波特率生成的代码。人家生成115200和你这里生成这个频率是一码事

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11楼
qiang6091|  楼主 | 2014-2-24 09:33 | 只看该作者
lllaaa 发表于 2014-2-24 08:46
你认为是频率相加得到的。我觉得就是通过60M直接dds分频得到的。所以让你看那个串口波特率生成的代码。人 ...

他用的是FPGA，我用的是CPLD。用FPGA可以用内部PLL实现，DDS也能实现。

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12楼
luyaker| | 2014-2-24 22:18 | 只看该作者
是不是没测准，60MHz有千分之一的误差？7.324kHZ也有误差？

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