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[电子元器件] 有源晶振的电压被太高了

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 楼主| jiazifei0512 发表于 2014-2-23 21:41 | 显示全部楼层 |阅读模式
电压, 有源晶振, CPLD, PLD, 时钟
CPLD工作需要晶振提供时钟周期，但是自己的电路板上会有这种情况，晶振的输出是方波，但是电压被抬升了，导致CPLD无法判别高低电平，或者认为cpld的时钟输入一致是高电平。请问一般这种情况怎么处理。

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 楼主| jiazifei0512 发表于 2014-2-23 21:42 | 显示全部楼层
还有，我的电路板一开始用，是好的，就是时钟信号时正常的，低电平大概是0v，用过一次之后，就变成图上这样了，图上的低电平大噶在2v左右
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 楼主| jiazifei0512 发表于 2014-2-24 09:45 | 显示全部楼层
求帮助啊~
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gaoxe 发表于 2016-8-22 16:12 | 显示全部楼层
输入串C
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