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论坛里有一些关于DDR3控制的帖子，但是好像都没有解决问题，也可能问题问的太宽泛，无法细致的解答。最近我也在研究FPGA对DDR3的控制问题，被那个对我来说很复杂的MIG给“吓到”了。
先陈述一下我的设计：V6对DDR3的控制，不需要FIFO，仅仅就是V6读DDR3，然后在通过同一条线写DDR3，看似很简单，我搞了好几天也没有头绪。
然后陈述一下我的困惑：
1、MIG生成的控制端口，除了用户控制的端口，还有其他的端口，如下图：
这些端口该作何理解，既然要例化IP，那这些端口不能被忽略吧？
2、端口中有好多时钟，如下图：
我看与手册UG406中的时钟信号名称不一样，可否解释一下？
以上就是我的问题，如果各位能够针对我的设计给出高屋建瓴的建立，让我醍醐灌顶，感激不尽啊。
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