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用过MC100LVELL16D的请进

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楼主
harlemjia|  楼主 | 2007-12-15 20:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
信号, 差分信号, FPGA, PGA, 时钟
请问我现在需要250M的差分信号给AD做时钟，我用FPGA出一个单端的250M的信号进MC100LVELL16D，由它直接转为250M的差分信号，请问这个片子可以做到吗？还有需要注意什么，望高手不吝赐教。

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沙发
harlemjia|  楼主 | 2007-12-15 20:25 | 只看该作者

AD_CLK是250M的时钟

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板凳
赤铸| | 2007-12-15 21:50 | 只看该作者

输出是否合适，要看AD要求的电平范围

没听说过 MC100LVELL16，只用过 MC100LVEL16

PECL 的输入能这么接吗？最好用专门的 LVCMOS-ECL 电平转换芯片

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地板
赤铸| | 2007-12-15 21:50 | 只看该作者

还有 PECL 输出要接下拉电阻

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5楼
Analog921| | 2007-12-15 22:21 | 只看该作者

在设计的时候～～

250M需要考虑阻抗匹配了吗？

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6楼
harlemjia|  楼主 | 2007-12-16 13:52 | 只看该作者

感谢3--5楼大侠们的指点

下边这个图是我的差分信号进AD的电路，昨天没贴，是有一个下拉电阻，请三楼的大哥再指点一下输入的接法，第一次接触这方面的东西，没什么经验，就是我从FPGA出来的250M信号进MC100之前还要怎么处理，具体用什么芯片，再有AD只要求400MVP-P的差分信号,请指点

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7楼
赤铸| | 2007-12-16 17:10 | 只看该作者

输入输出电平范围，芯片资料上写的很清楚

你看看FPGA输出的3.3V电平，跟ECL的输入电平有没有可能兼容

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8楼
harlemjia|  楼主 | 2007-12-16 20:52 | 只看该作者

继续请教楼上的大哥

    MC100的资料如图所示，它的高电平在2.1--2.4V之间，低电平在1.4--1.8之间，我用FPGA输出LVCMOS的电平是3.2为高，0.7V为低，总该满足了吧 ，还是说这个ECL的高必须在2.1--2.4之间，高了都不行，还是说高也可以，请指教

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9楼
王紫豪| | 2007-12-16 23:39 | 只看该作者

这样接是可以的。

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10楼
harlemjia|  楼主 | 2007-12-20 08:54 | 只看该作者

谢谢 啊

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11楼
harlemjia|  楼主 | 2007-12-22 14:30 | 只看该作者

怎么没人说话了啊

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12楼
赤铸| | 2007-12-23 16:10 | 只看该作者

ECL 的特点是晶体管工作在线性区

像模拟电路中一样，所以速度非常快
为了保证晶体管工作在线性状态，输入电平有上下限
不是“高电平越高越好，低电平越低越好”

当然，你也可以不按手册规定使用，只要实验能通过

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13楼
harlemjia|  楼主 | 2007-12-31 18:32 | 只看该作者

好的

我们仿真是可以的，你有时间的话帮忙仿真一下试试

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