目前做了一个项目，出现了如下出奇的情况，百思不得其解，期望大神知道~~~~
最近在使用verilog编写了一个程序，是在v6板子上实现的，软件是ISE14.2。
我昨晚上综合了一下完整的大程序，在调试过程中，发现程序的一个模块出现了问题，结果中有噪声，但不清楚噪声是怎么来的，接下来，我把程序中的其他模块都注释掉，单独包含该模块，编译综合后测试了一下该模块，发现没有问题。然后我又综合了一遍完整的程序（就是之前有问题的那个）。。。。今天早上，我把生成的bit文件下到板子里，奇特的是竟然没有问题了,但是我没有怎么修改，只是在原程序中加了icon和ila,想用chipscope抓一下信号，看看问题所在，但是竟然没有问题了。
这个是不是说明程序不稳定呢，还是其他的什么原因，要怎么改进呢，多谢各位大神ORZ |
楼主
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