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求助一段C语言代码，将其变成VHDL/verilog语言

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水畔天蓝|  楼主 | 2014-3-15 15:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, Verilog语言, C语言代码, FOR, C代码
C代码如下：
for (i = 0; i <= ksize; i++) {
x = i - ksize;
kernel[i] = exp(- x * x / sigma);
sum += kernel[i];
}
其中这里的ksize是整型常数，sigma是浮点型常数。i是整型数据，其余x、kernel、sum都是浮点型数据，最后的表达式求的是sum。
请教怎么写成VHDL/verilog语言？

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沙发
zhaojingzb| | 2014-3-17 11:33 | 只看该作者
求exp估计要用ip

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板凳
水畔天蓝|  楼主 | 2014-3-17 15:23 | 只看该作者
zhaojingzb 发表于 2014-3-17 11:33
求exp估计要用ip

用IP核是肯定需要的，我先问问，因为ksize是经过计算得到的32bit变量，所以kernel就有2的32次方个，每一个kernel又是32bit的变量，这样的情况怎么定义？而且程序是如何实现的？

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地板
zhaojingzb| | 2014-3-18 07:59 | 只看该作者
最后得到只是sum，中间值可以不需要这么多

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5楼
ifpga| | 2014-3-20 10:41 | 只看该作者
这个有点儿难，真的不会

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6楼
chencsw| | 2014-3-27 13:29 | 只看该作者
貌似比较复杂
得把这个C分解了来研究

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