FPGA和高速ADC采样问题求助

发表于 2014-3-16 16:58

本帖最后由 lee218 于 2014-3-18 09:30 编辑

关于高速ADC搭配FPGA采样的问题：
一、25路高速（500Msps）AD，8bit就够了，做PCB的技术难点和成本估计
二、如果500M不可实现，那么现在市场上能够实现的最高采样率能做到多少？
三、这种高速25路ADC采集板能否用一块FPGA进行采样控制并存储数据？

还是降低速度吧，200Msps，有没有做过这个采样率多路信号采集处理方面的专家？

发表于 2014-3-17 11:09

25路的500M的估计没有！
自己先到ADI、TI、美信什么的先看看！
器件是大问题，其他的是后话！
这么大的数据量你要存储？存储了怎么传输啊？都100Gbps的速率了！多路SerDes？

发表于 2014-3-17 11:34

这么快的AD估计在中国不好找吧

发表于 2014-3-18 09:29

iampeter 发表于 2014-3-17 11:09
25路的500M的估计没有！
自己先到ADI、TI、美信什么的先看看！
器件是大问题，其他的是后话！

只要AD位数比较低，那么采样率还是可以达到500M的，关键是很少有人做过16路或者25路这种采集电路的

发表于 2014-3-18 14:45

对于FPGA来讲，多少路，从来不是问题。
500Msps 其实也不算很高。
关键是，数据进来以后，怎么办。

发表于 2014-3-19 23:38

多少路对于FPGA来说没有太大关系，只要I/O管脚支持就可以了，但对于500Msps的采样频率来说，8bit的采样精度是不是太小了。因为相对那么高的采样频率，使用过低的采样精度会使得很多相邻采样点上采样数据相同而失去高速采样意义。8bit的采样精度相对1M以下采样频率还行，再高精度就不够了。另外数据处理方面你也要像上面那位仁兄说的那样多考虑一下

发表于 2014-3-20 00:38

对楼上的持反对意见。

高速数据采集 8bit 足够了，既然是高速，我们要的就是动态的变化率，而不用精确太高（实际中500M，位数太高也太难了）。

如果按楼上的说，500M，8bit 没有意义，那么全世界 90%的示波器都被楼上给打死了！

发表于 2014-3-20 16:16

一、要做25路的，单片肯定完不成，需要许多片。500MSPS，8bit单通道的应该有，不过价格非常昂贵。建议用250MSPS 双通道的进行交叉采样。PCB设计无疑就是高速电路设计的那些东西，信号完整性问题。成本嘛，肯定不便宜噻，光AD就不少钱，何况你这么多路，速度又这么快，如果用单片FPGA进行处理，总该Virtex 或Stratix系列的FPGA吧
二。。。。8bit分辨率的AD上G的采样率都有吧，示波器里用的就是，不过我没买过。
三 25路，每路8bit，如果每bit采用2根信号线（LVDS），那么需要25*8*2=400个LVDS引脚，单片FPGA里面高端点的一定没问题，比如V5系列的。

这么高的速率，这么多路，存储是件非常麻烦的事情，当然如果你的实时性要求不是很高的话，也可行。

发表于 2014-3-20 16:42

学习一下

发表于 2014-3-20 17:23

学习一下:lol

发表于 2014-3-21 10:54

cuianbin 发表于 2014-3-20 16:16
一、要做25路的，单片肯定完不成，需要许多片。500MSPS，8bit单通道的应该有，不过价格非常昂贵。建议用250 ...

新手来学习。
顺便请教一下：
1、25*8*2=400个LVDS引脚。这个IO数量太庞大了，可否将LVDS信号拆分做2.5V单端信号？这样来节省一半IO。
2、500M数据进入到FPGA,这么高速做数据处理的主要难点在哪里？

求解答，谢谢！

发表于 2014-3-21 12:57

学习一下

发表于 2014-3-21 13:07

lshelly 发表于 2014-3-21 10:54
新手来学习。
顺便请教一下：
1、25*8*2=400个LVDS引脚。这个IO数量太庞大了，可否将LVDS信号拆分做2.5V ...

1.这样高速的AD，一般输出就是差分的，不能弄单端的，容易受干扰的。
2.数据量太大话，FPGA片内存不开的，必须配高速存储器DDR3\DDR3之类的。当然看你进入FPGA内数据量的大小了，500M，也不一定全存下。

发表于 2014-3-21 13:17

王紫豪发表于 2014-3-20 00:38
对楼上的持反对意见。

高速数据采集 8bit 足够了，既然是高速，我们要的就是动态的变化率，而不用精确太高 ...

赞同。
我前几天看了ADI公司的高速ADC选型。
高吞吐率，分辨率低的要多一点。分辨率高了必然影响吞吐率。

发表于 2014-3-21 14:23

本帖最后由 GavinZ 于 2014-3-21 14:27 编辑

这得花很多钱呐。
楼主这问题，技术不是难事儿，钱才是难事儿，
楼主还是别构思这东西了，太费钱了。

还有，完成你这个功能，也用不着构思，花钱买些商用产品，搞个系统集成，活儿就干完了；
自主研发吗？那都是一些单位糊弄国家科研经费干的事儿。

发表于 2014-3-21 15:26

cuianbin 发表于 2014-3-21 13:07
1.这样高速的AD，一般输出就是差分的，不能弄单端的，容易受干扰的。
2.数据量太大话，FPGA片内存不开的 ...

学习了~谢谢！

发表于 2014-3-22 17:32

TI的ADC08200，FPGA内部全硬件逻辑构件高速数据通道，外接采用DDR2/3缓存

发表于 2014-3-22 19:35

技术上是可行的
关键是后续如何处理

发表于 2014-3-22 21:18

如果各个ADC采样需要时序同步就需要花点功夫了。套路差不多应该是ADC+FPGA+DDR3缓冲等。

发表于 2014-3-22 21:47

膜拜各位大师

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