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AD 10 等长布线和差分布线

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寒夜澈|  楼主 | 2014-3-17 10:10 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
寒夜澈|  楼主 | 2014-3-17 10:13 | 只看该作者
FPGA 对SDRAM  不等长 会出现时序问题么
新手 求指教

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板凳
Forward001| | 2014-3-17 14:19 | 只看该作者
SDRAM速率不高,线不等长的话,尽量短些也就可以。
就算不行,FPGA在一定的范围内,也可以调整时序了。

Altium Designer等长布线:

百度文库:
http://wenku.baidu.com/link?url= ... 0ncDOAvUmlNdCXAen2W

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地板
hjz07091982| | 2014-3-25 21:48 | 只看该作者
先完成走线,然后把要等长的net在布线规则中设为等长组,目标长度为之前走线最长的那个,然后使用蛇形线调整。建议RAM离FPGA不要太近,否则等长会很困难。不过SDRAM没有严格要求,DDR或DDR2,DDR3才有要求。

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pcbkey| | 2015-2-21 17:04 | 只看该作者
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