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[PCB] AD 10 等长布线和差分布线

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11980|5
 楼主| 寒夜澈 发表于 2014-3-17 10:10 | 显示全部楼层 |阅读模式
差分布线, AD, DRAM, RAM, SDRAM
AD 10 画 SDRAM 等长布线 具体操作
ps 查不到资料
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 楼主| 寒夜澈 发表于 2014-3-17 10:13 | 显示全部楼层
FPGA 对SDRAM  不等长 会出现时序问题么
新手 求指教
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Forward001 发表于 2014-3-17 14:19 | 显示全部楼层
SDRAM速率不高，线不等长的话，尽量短些也就可以。
就算不行，FPGA在一定的范围内，也可以调整时序了。

Altium Designer等长布线：

百度文库：
http://wenku.baidu.com/link?url= ... 0ncDOAvUmlNdCXAen2W
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hjz07091982 发表于 2014-3-25 21:48 | 显示全部楼层
先完成走线，然后把要等长的net在布线规则中设为等长组，目标长度为之前走线最长的那个，然后使用蛇形线调整。建议RAM离FPGA不要太近，否则等长会很困难。不过SDRAM没有严格要求，DDR或DDR2，DDR3才有要求。
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pcbkey 发表于 2015-2-21 17:04 | 显示全部楼层
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