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用SignalTapII捕获PLL输出的38.4MHz时钟计数器乱了，为什么？

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zhpg009|  楼主 | 2014-3-20 11:56 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
hz, SignalTapII, PLL, 计数器, 时钟
如题，用PLL输出的38.4MHz时钟，用计数器对上升沿计数，用SignalTapII捕获PLL输出，计数值不对，乱了（如图1）。  但是用Modelsim仿真是对的（如图2）。

大神能不能解释下，这是什么原因导致的？

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沙发
zhpg009|  楼主 | 2014-3-20 14:42 | 只看该作者
难道一定要做时序约束吗？？

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板凳
ococ| | 2014-3-20 15:02 | 只看该作者
你用多高的时钟作为SignalTapII采样时钟的？
要用高一些的时钟·

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地板
兰天白云| | 2014-3-20 15:34 | 只看该作者
抖动或者测试设备不匹配

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5楼
zhpg009|  楼主 | 2014-3-20 15:46 | 只看该作者
ococ 发表于 2014-3-20 15:02
你用多高的时钟作为SignalTapII采样时钟的？
要用高一些的时钟·


用的是板上时钟，50MHz。这个有问题没？

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6楼
zhpg009|  楼主 | 2014-3-20 17:52 | 只看该作者
问了个很低级的问题。SignalTapII的采样时钟只为50MHz，至少大于等于2倍的38.4MHz就可以恢复原始信号。

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7楼
ifpga| | 2014-3-20 22:26 | 只看该作者
对，是采样时钟的问题
signaltap 是逻辑分析仪
而不是示波器
这个理解很重要

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8楼
yghanwuji| | 2014-3-21 12:31 | 只看该作者
学习一下

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