verilog中的reg型变量，wire型变量初值是多少？？

发表于 2014-4-1 21:15

  如下代码条件是成立还是不成立？？？
  ......
  reg a;//a的初值是多少？
  wire b;/b的初值是多少？
  always @ (posedge clk)
  begin
  if(a==1)//此处在第一个时钟是条件到底成立不成立
...
  else
...
  if(b==1)//此处在第一个时钟是条件到底成立不成立
  ...
  else
  ....
  end

发表于 2014-4-25 16:10

a、b仿真时是红线；上板时不定，一般情况下是0。需要给其赋初值可以定义时赋值，如reg a = 1 ；或者always块中赋值

发表于 2014-4-29 23:33

不会成立

发表于 2014-4-29 23:33

上电这个也是作为0来处理的

verilog中的reg型变量，wire型变量初值是多少？？

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