reg型数组的初始化配置问题

只看该作者 · 2014-4-3 17:27

各位好，我的Verilog代码里用到 reg [15:0] Data_org [68:0];这样的寄存器组，我想在Reset里全置0，该怎么办呢，不会得一个值一个值的配吧，用 for循环可以吗？

只看该作者 · 2014-4-3 19:03

仅供参考
module test(rst,clk,ek,lk);
input rst,clk;
input [15:0] ek;
output reg [15:0] lk;

reg [15:0] Data_org [68:0];
reg [15:0] cnt;
generate
  genvar i; //generate 69 instance
  for(i=0; i<69; i=i+1) begin: modulename
always@(posedge clk or posedge rst)
if(rst)
Data_org[i]<=16'h0;
else
Data_org[i]<=ek+i;
   end
endgenerate

always@(posedge clk or posedge rst)
if(rst)
cnt<=16'd0;
else
cnt<=cnt+1'b1;

always@(posedge clk or posedge rst)
if(rst)
lk<=16'd0;
else
lk<=Data_org[cnt];

endmodule

只看该作者 · 2014-4-3 20:29

如果是altera，所有节点上电init的时候就为0了

只看该作者 · 2014-4-4 17:53

不对。

reg型数组的初始化配置问题

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