请教各位大神关于cyclone上使用LVDS的问题，求解决~~~

发表于 2014-4-3 23:29

我目前想要使用FPGA上自带的LVDS模块实现FPGA之间的通信。首先我测试了一块FPGA自收自发，我的全局时钟25M，数率200M，4个通道，8位因子，然后测试中我发现必须调整接收模块的输入时钟相位才能正确读取数据；然后我想测试板间的通信，结果我发现这样的话我接收端和发送端的时钟就存在了一个不定的相位差，每次都得调节相位，只能通过同步两板的系统时钟来解决，使之相位差固定。所以我想请教各位大神，是不是用LVDS进行传输都要进行时钟同步？若不同步，怎么解决收到数据不对的问题？

发表于 2014-4-25 15:37

我之前做差分时除了数据，差分时钟也要传递的，但是我不知道是不是一定非得这么做。按我的思考，只要时钟频率相同，差一点相位是没问题的，数据至少保持一个时钟周期，有足够的时间采样，除非两块板卡时钟频率差距过大

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