[FPGA] Xilinx V-4 FPGA DCM & 串口

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楼主| vimman 发表于 2014-4-9 14:00 | 显示全部楼层 |阅读模式

本帖最后由 vimman 于 2014-4-9 14:04 编辑

请教各位大虾，本人采用V-4 FPGA做开发，调试串口数据发送时碰到一个奇怪问题，若串口发送时钟直接采用外部晶振输入则能正常发送数据，若发送时钟采用DCM模块的输出，串口不工作。二者频率和波特率均相同，请问可能的原因是啥？是否跟DCM的输出时钟的扇出能力有关？因为整个模块还有其他的功能！外部晶振频率为100MHz，DCM首先将外部晶振的输入频率÷2，再经PLL×2。

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