发新帖我要提问
返回列表
打印
[FPGA]

一个verilog语法问题

[复制链接]
829|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
294897997|  楼主 | 2014-4-30 10:06 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, verilo, sd
sda_i <= address_byte[num[2:0]];    这句代码是错的，但我想实现如代码中所示的功能，即address_byte的位宽选择是个变量num[2:0]，怎么实现呢？

使用特权

评论回复 赏

相关下载

相关帖子
沙发
294897997|  楼主 | 2014-4-30 10:25 | 只看该作者
对不住各位，这个语法是正确的，是我定义 address_byte位宽没有做对！

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

294897997

11

主题

34

帖子

1

粉丝