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Verilog 语句执行顺序

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楼主
wdmhzh|  楼主 | 2014-5-2 18:22 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, verilo, 寄存器, 端口
在Verilog模块中分两部分：1.声明部分，比如端口定义，寄存器定义；2.功能实现部分，如加减乘除等等操作。小弟菜鸟，想请问高手：这两部分是不是必须先执行声明部分后才能执行功能部分？？？

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沙发
电子无聊大神| | 2014-5-2 20:10 | 只看该作者
明知道声明部分不是功能实现，为何要执行？

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板凳
gwbing| | 2014-5-4 10:50 | 只看该作者
楼主表达错误  不是执行   是编译器按顺序读取.v文件中的代码

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地板
ifpga| | 2014-5-6 13:40 | 只看该作者
建议好好找本书看看

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5楼
huangxz| | 2014-5-6 16:27 | 只看该作者
这个我们应该是不关心的吧,我们关系的执行什么逻辑功能就可以了

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6楼
yqhc1216| | 2014-5-6 16:52 | 只看该作者
不声明 执行语句必然报错啊

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7楼
wdmhzh|  楼主 | 2014-5-7 10:49 | 只看该作者
多谢各位，小弟问这目的就是：某个变量的声明语句是不是必须写在这个变量有关执行语句的前面，就像c语言那样先定义才能使用

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