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Verilog 位宽

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楼主
wdmhzh|  楼主 | 2014-5-3 13:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 函数, 源文件, 运算符, 2进制
本帖最后由 wdmhzh 于 2014-5-3 17:39 编辑

小弟请教：1.怎么知道Verilog 中源文件的模块，那个是顶层模块？是不是写在最上面的就是顶层模块？？
                 2.位宽疑问，一个16位的2进制数（16‘b1111...111）写成16进制数其位宽就变成4位了（4'hffff），不知是不是？？？
                  3.拼接运算符，{cout,sum}=a+b+cin;这个等号在这里啥意思？？将a+b+cin相加的和给了谁？？
                  4.变量的作用域有多宽，比如在函数中定义的变量，在begin中定义的变量？？

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沙发
41402169| | 2014-5-5 23:50 | 只看该作者
2.位宽疑问，一个16位的2进制数（16‘b1111...111）写成16进制数其位宽就变成4位了（4'hffff），不知是不是？？？    16进制还是16'hFFFF
3.拼接运算符，{cout,sum}=a+b+cin;这个等号在这里啥意思？？将a+b+cin相加的和给了谁？？a+b+cin结果等于cout,sum拼接成的变量里，

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板凳
ifpga| | 2014-5-6 13:39 | 只看该作者
1. 最外层的模块就叫顶层模块
4. 变量，如果你没有定义位宽，他就是32BIT的，但建议你把位宽明确定义，不然，COMPILE的时候，你会看到一堆的warning

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地板
yqhc1216| | 2014-5-6 16:58 | 只看该作者
4 和C语言类似 有局部变量和全局变量的区别

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5楼
wdmhzh|  楼主 | 2014-5-7 10:22 | 只看该作者
多谢各位老大  这些小弟基本搞清楚了

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