最近使用xilinx编程遇到一些问题，希望大家能够给一些建议

发表于 2014-5-6 08:27

我使用的是xilinx virtex-4 系列的fpga，开发环境是xilinx ise 13.1 vhdl语言
问题是这样的：我的程序在加入一个模块以后，输入到这个模块的信号全部变成了0，当然这个模块的输出信号肯定不正确了。当我去掉这个模块以后，前面所说的输入信号全部正常了，请问大家遇到过类似的问题么，应该怎么处理分析呢？谢谢！

发表于 2014-5-6 16:28

我觉的这个应该是约束问题

发表于 2014-5-7 14:59

检查一下复位信号

[FPGA] 最近使用xilinx编程遇到一些问题，希望大家能够给一些建议

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