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驱动LCD图像异常

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zhulin|  楼主 | 2014-5-13 18:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
LCD, LVDS, 信号, FPGA, PGA
用FPGA驱动一LCD屏，LCD屏有四个LVDS信号输入口（每个输入口10对LVDS信号线，其中两对时钟线，信号格为LVDS7:1），分别对应于屏的四分之一区域。我用FPGA生成了一个测试画面，一条竖线从右到左滑动。从屏看到上半屏的竖线滑动比下半屏快大约一个像素。但从示波器上看，屏LVDS转为并行后四个区域的信号是同相，不管是VS,HS,DE以及数据，它都同相没有延时，请问大家这是为什么，感谢。

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沙发
zhulin|  楼主 | 2014-5-13 18:50 | 只看该作者
LVDS时钟为35MHZ

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