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Verilog中函数调用的疑惑

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 楼主| magic_yuan 发表于 2014-5-17 12:07 | 显示全部楼层 |阅读模式
verilog, 函数, 阻塞, 阻塞赋值, 时钟
大神们，
  看夏宇闻老师的书中有个地方疑惑。
  内容：在时钟上升沿处调用阶乘函数。
  问题：在时钟上升沿出赋值采用非阻塞赋值，但在函数体内部采用的均是阻塞赋值？学习中好像有条原则，就是尽量采用统一的阻塞赋值，或者统一的非阻塞赋值。
  多谢啊！请大侠指点！
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 楼主| magic_yuan 发表于 2014-5-17 22:31 | 显示全部楼层
今天本模块就我发了一个贴，也没人回帖。。。。冷清啊。。。
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llf021421 发表于 2014-5-18 20:08 | 显示全部楼层
不要被阻塞赋值和非阻塞赋值搞晕了，其实根本不要管这么多
如果是组合逻辑电路的话，就用阻塞赋值
如果是时序逻辑电路的话，就用非阻塞赋值
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huangxz 发表于 2014-5-19 15:51 | 显示全部楼层
magic_yuan 发表于 2014-5-17 22:31
今天本模块就我发了一个贴，也没人回帖。。。。冷清啊。。。

很奇怪,就是现在帮主都很少在上面活动了,不知道什么原因
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