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verilog初步赋值的情况

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楼主
magic_yuan|  楼主 | 2014-5-22 16:13 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, verilo, 寄存器, vr
大神们，
  请教个问题，reg [19:0] clkindivreg2=0; 是不是相当于对clkinreg2的寄存器值赋了初值呢？即进入程序后便为零？
  多谢啊！

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沙发
yghanwuji| | 2014-5-22 23:46 | 只看该作者
是这样的

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板凳
chenkui456| | 2014-5-23 10:17 | 只看该作者
quartus环境下不赋值默认也是0.你可以试试就知道了

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地板
magic_yuan|  楼主 | 2014-5-23 11:04 | 只看该作者
chenkui456 发表于 2014-5-23 10:17
quartus环境下不赋值默认也是0.你可以试试就知道了

程序中采用多个触发变量后发现赋初始值比较麻烦，因此在定义变量时就赋初始值。多谢啊！

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5楼
yulunna| | 2014-6-2 01:43 | 只看该作者
仿真有效，综合无效。最后还会是不定状态。最好在复位时设定初始值。或对power on do not care 设为off试下

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评论
magic_yuan 2014-6-2 13:22 回复TA
多谢，试下看 
6楼
neufeifatonju| | 2014-6-6 14:58 | 只看该作者
5楼的正解，仿真有用，不然仿真可能不出结果的

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