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按键扫描程序的问题

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magic_yuan|  楼主 | 2014-5-23 17:10 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
扫描程序, 按键扫描, FPGA, models, verilo
各位大侠，
  今天用verilog写一个按键扫描程序，思路和单片机实现思路相同，引入了防抖动延时。在modelsim上功能仿真时没有问题，但在FPGA上运行----50MHZ的频率，发现“没动静”。
  怀疑是不是从输入到输出的级数太多，导致内部延时太大，导致在单个周期内不能完成预定的逻辑动作，从而导致输出错误？
  附件为我写的程序的RTL图，请大侠看看。
  内部单元导致的延时不会看，要是有大侠指点一二，不甚感激，附图如下：
  我自己再去查查资料！
  多谢啊！

222.jpg (27.72 KB )

222.jpg

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沙发
anycrying| | 2014-5-23 22:47 | 只看该作者
太复杂，看不懂

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板凳
magic_yuan|  楼主 | 2014-5-24 11:06 | 只看该作者
问题已解决。但类似这么多的寄存器和线路，如何大致观测延时，需要学习。。。。

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地板
ococ| | 2014-5-24 11:22 | 只看该作者
magic_yuan 发表于 2014-5-24 11:06
问题已解决。但类似这么多的寄存器和线路，如何大致观测延时，需要学习。。。。 ...

延时不是靠人来观测的。
设置好时序约束，如果满足的话延时要求就达到了。
不满足的话根据时序报告进行修改。

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5楼
magic_yuan|  楼主 | 2014-5-24 16:36 | 只看该作者
ococ 发表于 2014-5-24 11:22
延时不是靠人来观测的。
设置好时序约束，如果满足的话延时要求就达到了。
不满足的话根据时序报告进行修 ...

多谢啊，
  看了下时序约束方面的东西，感觉内容比较多。
  我的意思是：是否大致能从程序设计的结构推断出延时呢？比如在一个周期内一个信号经过很多级的组合逻辑输出，那么延时比单级的组合逻辑肯定要多，类似这种。。。。。
  再认真看看。。。。

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6楼
llf021421| | 2014-5-25 00:21 | 只看该作者
你还是用单片机的思维写verilog的话，肯定行不通的！
verilog的ASM图，只能实现C语言中的赋值操作，以及if判断语句和goto语句
延时可以对系统时钟分频，用计数器来搞！
每写一个verilog代码要想对应它的硬件器件

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7楼
llf021421| | 2014-5-25 00:23 | 只看该作者
推荐一本书给你，代码风格很好，时序分析也很好！是本入门和提高的好书
《Verilog HDL数字系统设计》作者：王建民

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8楼
magic_yuan|  楼主 | 2014-5-25 00:49 | 只看该作者
llf021421 发表于 2014-5-25 00:23
推荐一本书给你，代码风格很好，时序分析也很好！是本入门和提高的好书
《Verilog HDL数字系统设计》作者： ...

多谢啊，
  记下了，有空看看，近段进度实在太紧，只能把项目先上了后续再补充FPGA的营养。。。。

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