新人求问。fpga拉低外部输入信号

只看该作者 · 2014-5-26 17:25

大家好！新人一枚！

我用FPGA实现ADC的采样。FPGA是Cyclone2系列的2C8。现在发现，ADC输出的信号在不接FPGA的时候正常，通过一个50欧电阻接到FPGA的引脚之后，50欧电阻与AD相连的这边高电平被拉低到2V左右，与FPGA相连的那边变为0了。

之后，我又试着直接连起这两个脚，发现信号直接就被拉为低了。。不知道这是什么问题？
FPGA的那个引脚我就在程序里当成input用的。

而且我另外还有一路AD，连接方式和这一路一模一样，但是它的信号就没有被FPGA拉低。。。

求点化！！！:'(