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我的wr clk怎么产生

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 楼主| entepino 发表于 2014-5-27 15:26 | 显示全部楼层 |阅读模式
EDA, FIFO, UART, WRITE, TE
我用一个现成的模块把UART上收到的数据，变成并行的24位数据，我想把这24并行的数据输入到fifo的write data中，可是我的wr  clk怎么产生？


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EDAbuffalo 发表于 2014-5-27 20:23 | 显示全部楼层
我也不是很懂，但好像要uart的波特率吧，根据这个定fifo的写时钟
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 楼主| entepino 发表于 2014-5-28 12:12 | 显示全部楼层
其实接收到spi数据后，把数据变成并行数据后，输入到fifo中，也有同样的问题，wr clk怎么产生？
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