IO口输出的电平信号放大

发表于 2014-5-30 15:14

大家好，我用FPGA输出了一个波形，波形电平宽度是100ns，周期是100us，FPGA的IO口输出电平是3.3，现在想把电平信号放大到100V，这个应该怎么实现。
我是想通过三极管或者MOS，通过开关的方式输出。这个方式可行吗？

发表于 2014-5-30 15:16

围观,学习....

发表于 2014-5-30 15:17

戈卫东发表于 2014-5-30 15:16
围观,学习....

不要围观，请谈看法:(

发表于 2014-5-30 15:20

如果用开关元件,比如三极管,MOS管,因为你的脉冲宽度是100ns,那么开关元件大约需要达到1ns的开关速度..............没有接触过..............

发表于 2014-5-30 15:38

这个不动楼下的解答

发表于 2014-5-30 15:41

要求很高的带宽，比较高的电压，不大容易。

发表于 2014-5-30 16:32

maychang 发表于 2014-5-30 15:41
要求很高的带宽，比较高的电压，不大容易。

求大师解惑！！！

发表于 2014-5-30 16:48

sulianghe 发表于 2014-5-30 16:32
求大师解惑！！！

4楼已经说了，你的脉冲宽度是100ns，那么要输出比较“方”的100V脉冲，开关元件需要达到1ns的开关速度。若对输出波形要求放宽一些，至少开关元件的开关速度也要在10us以下。

发表于 2014-5-30 17:18

maychang 发表于 2014-5-30 16:48
4楼已经说了，你的脉冲宽度是100ns，那么要输出比较“方”的100V脉冲，开关元件需要达到1ns的开关速度。 ...

输出波形的上升沿要求只要小于50ns就可以，有没有高速的开关管推荐，我找了好多都没有合适，基本时间都是在百ns左右

发表于 2014-5-30 17:20

宽度 0.1us, 如果知道器件特征，软件补偿一下就好了。保证输出的效果即可。

理论上来讲， SiC最好，不过，MOS很成熟。

发表于 2014-5-30 17:22

highend 发表于 2014-5-30 17:20
宽度 0.1us, 如果知道器件特征，软件补偿一下就好了。保证输出的效果即可。

理论上来讲， SiC最好，不 ...

有没有合适的开关管推荐，急求

登录 · 发表于 2014-5-30 17:36

sulianghe 发表于 2014-5-30 17:18
输出波形的上升沿要求只要小于50ns就可以，有没有高速的开关管推荐，我找了好多都没有合适，基本时间都是 ...

若是可以放宽到50ns，那么多数小功率MOS管都可以实现。

不过你的FPGA驱动MOS，还需要加一级驱动电路。

发表于 2014-5-30 17:38

先学学看看 MAX15018/MAX15019，然后，再想后面的电路吧

发表于 2014-5-30 17:38

maychang 发表于 2014-5-30 17:36
若是可以放宽到50ns，那么多数小功率MOS管都可以实现。

不过你的FPGA驱动MOS，还需要加一级驱动电路。 ...

恩，但是电压输出需要到350V，高频的管子耐压都很低，只有几十V

发表于 2014-5-30 17:47

maychang 发表于 2014-5-30 17:36
若是可以放宽到50ns，那么多数小功率MOS管都可以实现。

不过你的FPGA驱动MOS，还需要加一级驱动电路。 ...

大师，刚才发的这个器件是什么型号的，给我说下，我看看

发表于 2014-5-30 18:07

sulianghe 发表于 2014-5-30 17:47
大师，刚才发的这个器件是什么型号的，给我说下，我看看

这个MOS管型号是IRFD120，耐压只有100V，不能满足要求。
耐压350V的，到IR官方网站上找吧。

发表于 2014-5-30 19:09

难，难，难，做成了，可以算是模电高手中的高手，

发表于 2014-5-30 19:13

maychang 发表于 2014-5-30 17:36
若是可以放宽到50ns，那么多数小功率MOS管都可以实现。

不过你的FPGA驱动MOS，还需要加一级驱动电路。 ...

SR：2KV/US，100V，二个条件一组合就有难度了。带宽是70M，

发表于 2014-5-30 23:49

坐等高手解答

发表于 2014-5-31 07:23