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问一个基础问题，关于reg

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 楼主| cyberbill 发表于 2014-6-9 16:30 | 显示全部楼层 |阅读模式
TPU, module, Output, Wire, mb
本帖最后由 cyberbill 于 2014-6-9 16:32 编辑

module reg_combo_example( a, b, y);
input a, b;
output y;

reg   y;
wire a, b;

always @ ( a or b)
begin        
  y = a & b;
end

endmodule



为什么这里有两个y？？一个output，还有一个reg是干什么的？？？intput的a,b为什么还声明为wire???
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yghanwuji 发表于 2014-6-9 21:36 | 显示全部楼层
看看基础书··
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llf021421 发表于 2014-6-9 22:35 | 显示全部楼层
查看语法书，模块的定义
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haitaox 发表于 2014-6-10 09:05 | 显示全部楼层
基础语法
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leungmao 发表于 2014-6-11 14:23 | 显示全部楼层
楼主，直接上verilog 2001，你就不会有困扰了
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