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[verilog]

语法报错！always敏感信号对其内部if语句的影响？

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楼主
a2582006460|  楼主 | 2014-6-10 19:44 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
信号, ge, edge, LED, ST
always@(negedge clk_100ms , negedge rest)
begin
        if(EN==0)       
                LED<=LED+1;
        if(rest==0)
                LED<=0;
end

我的EN又不是敏感信号怎么还会有这样的错误？

Error (10200): Verilog HDL Conditional Statement error at couter.v(27): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct

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沙发
ococ| | 2014-6-10 20:27 | 只看该作者
基本语法。找本书看看范例吧

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板凳
luyaker| | 2014-6-11 12:11 | 只看该作者

always@(posedge clk_100ms or negedge reset)
begin
    if(!reset)
           LED<=0;
  else if(EN==0)        
          LED<=LED+1;
end

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地板
leungmao| | 2014-6-11 14:18 | 只看该作者
楼主可以看看标准的异步复位的写法

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5楼
habc987| | 2014-6-22 20:12 | 只看该作者
luyaker 发表于 2014-6-11 12:11
always@(posedge clk_100ms or negedge reset)
begin
    if(!reset)

正解

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6楼
a2582006460|  楼主 | 2014-6-24 17:09 | 只看该作者
刚刚入门，现在终于懂了

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