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管脚兼容,但逻辑不同怎样写?

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cyberbill|  楼主 | 2014-6-15 22:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
lizhezhe1988| | 2014-6-15 22:54 | 只看该作者
没太明白,两个模块之间有什么关系?是两个功能模块完成的同一种功能呢,还是?

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cyberbill|  楼主 | 2014-6-15 23:30 | 只看该作者
lizhezhe1988 发表于 2014-6-15 22:54
没太明白,两个模块之间有什么关系?是两个功能模块完成的同一种功能呢,还是? ...

两个模块本来是独立的,但现在想融合在一起,通过额外的引脚切换他们,可行吗?

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地板
lizhezhe1988| | 2014-6-16 12:24 | 只看该作者
cyberbill 发表于 2014-6-15 23:30
两个模块本来是独立的,但现在想融合在一起,通过额外的引脚切换他们,可行吗? ...

可行,当然可行,通过多路选择器选择其中一个就行了……

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ococ| | 2014-6-16 13:01 | 只看该作者
如果是VHDL的话可以根据参数来选择结构体内的代码。
貌似verilog 2001也支持了,不是太了解verilog.

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cyberbill|  楼主 | 2014-6-16 16:41 | 只看该作者
lizhezhe1988 发表于 2014-6-16 12:24
可行,当然可行,通过多路选择器选择其中一个就行了……

可否写个DEMO看看

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luyaker| | 2014-6-16 19:43 | 只看该作者
假设模块1的所有引脚组成group1(包含所有引脚,可以一起写,也可以分开),模块2的所有引脚组成group2,最终的输入输出是group,通过引脚select来选择。
一种方法是assign group=select? group1:group2;

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