管脚兼容，但逻辑不同怎样写？

发表于 2014-6-15 22:07

有两个模块，其输入和输出都是相同的，但内部逻辑不同，要怎样写才比较好？

维护性要好，可读性等等要兼顾。

发表于 2014-6-15 22:54

没太明白，两个模块之间有什么关系？是两个功能模块完成的同一种功能呢，还是？

发表于 2014-6-15 23:30

lizhezhe1988 发表于 2014-6-15 22:54
没太明白，两个模块之间有什么关系？是两个功能模块完成的同一种功能呢，还是？ ...

两个模块本来是独立的，但现在想融合在一起，通过额外的引脚切换他们，可行吗？

发表于 2014-6-16 12:24

cyberbill 发表于 2014-6-15 23:30
两个模块本来是独立的，但现在想融合在一起，通过额外的引脚切换他们，可行吗？ ...

可行，当然可行，通过多路选择器选择其中一个就行了……

发表于 2014-6-16 13:01

如果是VHDL的话可以根据参数来选择结构体内的代码。
貌似verilog 2001也支持了，不是太了解verilog.

发表于 2014-6-16 16:41

lizhezhe1988 发表于 2014-6-16 12:24
可行，当然可行，通过多路选择器选择其中一个就行了……

可否写个DEMO看看

发表于 2014-6-16 19:43

假设模块1的所有引脚组成group1（包含所有引脚，可以一起写，也可以分开），模块2的所有引脚组成group2，最终的输入输出是group，通过引脚select来选择。
一种方法是assign group=select？ group1：group2；