本帖最后由 meepo 于 2014-6-26 16:50 编辑
CPLD所用芯片： ispLSI1016E-44PLCC(比较老的一款芯片)
开发环境：ispLEVER Classic 1.7(官网下载)、ispLEVER 6.1(也用这个试过了，下述问题依旧)
编程语言：Verilog HDL
问题概述：用ispLEVER CLASSIC1.7进行verilog编程时，提示“33371 ERROR:Clock pin does not driving any registers.”，问题详见下面所述：
硬件连接：见图1、图2。图1是我的电路图时钟部分，外接有源晶振到Y0；图2是该芯片的是指时钟部分介绍
程序：见图3，图4。图3是顶层模块，设计想法是输入clk8连接到外部时钟引脚Y0，即图1中的11引脚。图4是约束设计，将程序模块中的输入信号clk8连接到11pin。
问题：见图5，图6。进行“Fit Design”时，总是提示错误，见图6，提示“时钟引脚没有驱动任何寄存器”。
是不是我程序里定义的输入CLK8不能直接连接到外部时钟输入引脚，需要单独对系统时钟部分进行编程才给我的verilog模块提供时钟信号？？
还是我的代码写的有问题？
这个问题折腾了一天了，在网上搜索了很多，没有找个别人也遇到这个问题的情况，只好来坛子里向大家求助了，提前谢谢各位！！！
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