关于编码规范里不允许用锁存器

发表于 2014-6-27 12:22

我最近读神州龙芯编码规范里面，有一条要求：不允许使用锁存器。（商用综合器可帮助执行这项规范，如使用了锁存器，综合结果会出现Latch inferred）。
这条该怎么理解呢，程序如果需要锁存信号该怎么办呢？

liu_yi_xf · 发表于 2014-6-28 11:06

可以使用的，现在system verilog为了避免人为的latch出现警告，从always扩展出always_latch了

发表于 2014-6-28 18:14

latch会产生时序问题，最好不要用latch

发表于 2014-6-30 18:28

我回去又查了一下，大概是这个意思：（1）由于FPGA的架构，使用锁存器并不比使用寄存器所用的资源少（2）锁存器不利于时序分析，因为锁存器里有一个回路，而FPGA里的延时不像asic那样容易估算（3）锁存器是电平敏感的，增加了被干扰的风险。
所以不建议使用锁存器，但是仍然是可以使用的，在某些情形下不得不使用锁存器。另外，后面带DFF的锁存器不会产生警告。

[verilog] 关于编码规范里不允许用锁存器

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