CPLD/FPGA上电初始时IO口的状态是怎么样的

发表于 2014-6-27 23:52

大侠，
如题所示，当CPLD/FPGA上电时其IO口的状态是怎么样的？高还是低，或者是高阻，谢谢啊！

发表于 2014-6-28 11:04

高，这个避免不了的。
如果不希望有一瞬间是高，可以加下拉电阻，1k，10k之类的

发表于 2014-6-28 12:27

luyaker 发表于 2014-6-28 11:04
高，这个避免不了的。
如果不希望有一瞬间是高，可以加下拉电阻，1k，10k之类的 ...

不知道可以设置不，在QUATURS里面。下拉电阻麻烦啊。
多谢！

发表于 2014-6-28 15:52

无法设置。。。。

发表于 2014-6-28 16:09

luyaker 发表于 2014-6-28 15:52
无法设置。。。。

好像在哪里看到过怎么设置。可能也是在仿真里面，不怎么确定。。。。。多谢啊
！

发表于 2014-6-28 16:18

我查过，不可以的，我就遇到这种问题，头痛。。。。

发表于 2014-6-28 16:20

luyaker 发表于 2014-6-28 16:18
我查过，不可以的，我就遇到这种问题，头痛。。。。

关心上电初始态。一些IO口直接控制继电器的，要是电平不对直接把产品给烧了，或者冲坏，那叫一个蛋疼。

发表于 2014-6-28 18:14

在上电或者配置阶段，xilinx的FPGA是可以控制所有IO的上下拉状态的。HSWAPEN就可以控制。

发表于 2014-6-29 09:47

本帖最后由 luyaker 于 2014-6-30 11:37 编辑

altera的只能外部接下拉电阻，xilinx的可以使用内部下拉电阻