打印
[FPGA]

ALTERA fifo IP读第一点延时问题请教

[复制链接]
1338|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
hys0401|  楼主 | 2014-6-30 18:47 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
本帖最后由 hys0401 于 2014-6-30 18:48 编辑

ALTERA fifo IP,写读的时钟不同,写时钟100MHz,读时钟50MHz;而且在读之前,fifo里面确定已有数据,写比读先启动。

1:进出都是32位位宽,show_ahead选择ON。那么在最先开始读的时候,在发出读请求后的第二个读时钟能读到第一个数据,满足需求。

2:写进32位位宽,读出的位宽16位,show_ahead选择ON。那么在最先开始读的时候,在发出读请求后的第三个读时钟才能读到第一个数据,不能满足需求。

请问这有可能是什么原因引起的?如何才能解决?

多谢先。



相关帖子

沙发
zhulin| | 2014-7-3 13:44 | 只看该作者
为什么写是32位,读16位

使用特权

评论回复
板凳
hys0401|  楼主 | 2014-7-4 18:52 | 只看该作者
本帖最后由 hys0401 于 2014-7-4 18:58 编辑
zhulin 发表于 2014-7-3 13:44
为什么写是32位,读16位

用32进32出,然后将时钟分频有同样的问题:就是不能保证FIFOreq跳高时,分频时钟正好在上升沿。说到底,还是VERILOG水平有限……:L求指点迷津。

因为内存物理带宽是32位……且是共享的。32位能减少读写次数。内存带宽有限,将32位数据压缩成16位后,理论上能将读的时钟带宽提高一倍。

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

7

主题

224

帖子

2

粉丝