关于verilog状态机

只看该作者 · 2014-6-30 21:07

LZ用verilog编写了一个状态机，用的是格雷码。但是在quartus II功能仿真下居然出现了两个状态同时出现的现象。求大神指导！！！
其他所有状态和信号与期望逻辑相同。只是有一个状态与期望的逻辑正好相反。

状态IDLE与期望逻辑相反。
求大神指导！！！求大神指导！！！求大神指导！！！

只看该作者 · 2014-6-30 21:08

自己帮顶！！！！！！！！！！！！！！！！

只看该作者 · 2014-7-8 15:57

什么？上代码

只看该作者 · 2014-7-8 17:03

仿真器肯定是不会出问题的，必定是你的代码有问题。
贴出你的verilog hdl吧。

状态机其实很好用的，定位好状态，初始状态和终止状态，终止状态的下一个状态即是初始状态，往复返始。

只看该作者 · 2014-7-9 19:08

痴小吃发表于 2014-7-8 15:57
什么？上代码

换了个仿真软件搞定了，上面这个图是在quartus 13.0自带的仿真工具下仿的。后来同样的代码换了modelsim就仿的很好。建议大家以后用更专业的仿真软件！！！

只看该作者 · 2014-7-9 19:08

shell.albert 发表于 2014-7-8 17:03
仿真器肯定是不会出问题的，必定是你的代码有问题。
贴出你的verilog hdl吧。

换了个仿真软件搞定了，上面这个图是在quartus 13.0自带的仿真工具下仿的。后来同样的代码换了modelsim就仿的很好。建议大家以后用更专业的仿真软件！！