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[verilog] 新手才学verilog，请问一下Verilog中有类似于C语言中while（某变量）；这样的语法吗

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 楼主| wangjia1435 发表于 2014-7-6 14:52 | 显示全部楼层 |阅读模式
C语言, verilog, While, 电平, IO
实际上指的是类似于C语言的查询功能，比如说查询IO口是否来了高电平，没来时继续等待查询，来了的话就跳出循环执行接下来的程序。
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roger7109 发表于 2014-7-6 15:14 | 显示全部楼层
always模块
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玄德 发表于 2014-7-7 21:00 | 显示全部楼层

只有if-else，完全替代while。
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hjz07091982 发表于 2014-7-8 00:03 | 显示全部楼层
always语句中用if-else，最好用高频采样
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