发新帖我要提问
返回列表
打印
[verilog]

新手才学verilog，请问一下Verilog中有类似于C语言中while（某变量）；这样的语法吗

[复制链接]
1352|3
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
wangjia1435|  楼主 | 2014-7-6 14:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
C语言, verilog, While, 电平, IO
实际上指的是类似于C语言的查询功能，比如说查询IO口是否来了高电平，没来时继续等待查询，来了的话就跳出循环执行接下来的程序。

使用特权

评论回复 赏

相关下载

相关帖子
沙发
roger7109| | 2014-7-6 15:14 | 只看该作者
always模块

使用特权

评论回复 赏
板凳
玄德| | 2014-7-7 21:00 | 只看该作者

只有if-else，完全替代while。

使用特权

评论回复 赏
地板
hjz07091982| | 2014-7-8 00:03 | 只看该作者
always语句中用if-else，最好用高频采样

使用特权

评论回复 赏
评分
参与人数 1威望 +1 收起 理由
wangjia1435 + 1 很给力!
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

wangjia1435

4

主题

7

帖子

0

粉丝