发新帖我要提问
返回列表
打印
[FPGA]

xc6slx25t内部PLL降频回路问题

[复制链接]
1143|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
chenkai669|  楼主 | 2014-7-7 10:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
PLL, 回路, 时钟, hz
   使用xc6slx25t做一个产品，当用xc6slx25t自带的内部PLL降频回路问题做降半频处理输出，输入148.5MHZ，要输出74.25MHZ时钟；会有50%的板子出来的时钟不准，请问这一般是哪方面的问题？

使用特权

评论回复 赏

相关下载

相关帖子
沙发
chenkai669|  楼主 | 2014-7-7 11:49 | 只看该作者
没人回？自己顶一顶

使用特权

评论回复 赏
板凳
andous| | 2014-7-7 16:36 | 只看该作者
可以自己做

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

chenkai669

19

主题

95

帖子

2

粉丝