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verilog初始化问题

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cyberbill|  楼主 | 2014-7-10 17:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, RS, ST, ge, Output
我看过一些**介绍，利用外部的rst信号，于是我写了下面的代码

module RST(rst, out)

input rst;
output[7:0] out;
reg[7:0] out;

always @(negedge rst)
begin
     out <= 8'b1111_0000;

end

endmodule

我在进行功能仿真是，无论rst的输入是什么，out都输出 8'b1111_0000，这是啥原因啊？？

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沙发
haitaox| | 2014-7-10 20:57 | 只看该作者
你看一下综合的电路图，是不是吧rst当做时钟用了

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板凳
玄德| | 2014-7-10 21:16 | 只看该作者
本帖最后由 玄德 于 2014-7-10 21:18 编辑


没有rst下降沿的时候，仿真的初始值是什么，难道也是这么多？

另外，加语句，让它变一下。


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地板
lizhezhe1988| | 2014-7-10 22:29 | 只看该作者
把你的Testbech贴出来看看，在者，你这个OUT是个锁存器啊，只要RST有上升样，OUT就一直是1111_0000^

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5楼
cyberbill|  楼主 | 2014-7-10 23:43 | 只看该作者
lizhezhe1988 发表于 2014-7-10 22:29
把你的Testbech贴出来看看，在者，你这个OUT是个锁存器啊，只要RST有上升样，OUT就一直是1111_0000^ ...

如果我想out有一个默认值1，当rst时才变成 8'b1111_0000应该怎样写？

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6楼
nethopper| | 2014-7-11 10:59 | 只看该作者
只写了置0的条件，没写置1的条件

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7楼
lizhezhe1988| | 2014-7-11 12:00 | 只看该作者
cyberbill 发表于 2014-7-10 23:43
如果我想out有一个默认值1，当rst时才变成 8'b1111_0000应该怎样写？

直接reg out[7:0]=8'b1111_1111;

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