本帖最后由 flipchip 于 2014-7-23 15:05 编辑
各位大虾, 小弟这两天用quartus ii 编写了一个verilog程序, 不复杂的一个应用, 就用根据选择信号SEL[2:0]的不同值,把输入信号din[4:0]在clk的上升延分别锁存到dout0[4:0],...dout7[4:0]上去.
代码如下:
module WG3028(clk,sel,din, dout0,dout1,dout2,dout3,dout4,dout5,dout6,dout7 );
input clk;
input[2:0] sel;
input[4:0] din;
output[4:0] dout0,dout1,dout2,dout3,dout4,dout5,dout6,dout7;
reg[4:0] dout0,dout1,,dout2,dout3,dout4,dout5,dout6,dout7;
always@(posedge clk)
begin
case(sel)
3'h0: dout0<=din;
3'h1: dout1<=din;
3'h2: dout2<=din;
3'h3: dout3<=din;
3'h4: dout4<=din;
3'h5: dout5<=din;
3'h6: dout6<=din;
3'h7: dout7<=din;
endcase
end
endmodule
本以为程序很清晰明了, 结果横竖调不出需要的结果来. 哪位热心大虾帮我看看出什么问题了? 在线等啊.
先万谢了, 今天必须把问题解决掉,否则麻烦大了. |
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